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Verilog

0 Verilog
Lenguaje de descripción de hardware empleado para describir el comportamiento de los circuitos lógicos digitales y diseñar procesadores, placas y circuitos digitales. El nombre es una contracción de "verification" y "logic" (verificación y lógica).
Verilog comenzó a principios de los años ochenta como un lenguaje propietario para simular el hardware y realizar el trabajo de verificación. El diseño incorporó ideas de otros HDL y también de lenguajes de programación para realizar la síntesis de hardware traduciendo la lógica de un módulo HDL a un diseño físico.
En 1990, se abrió el lenguaje y se creó una organización sin ánimo de lucro llamada Open Verilog International. La OVI pidió al IEEE que normalizara el lenguaje. Desde 1995 el IEEE es el órgano normativo para el lenguaje Verilog.
Además del núcleo de Verilog, están disponibles SystemVerilog que añade un completo lenguaje de verificación de hardware, y Verilog-AMS que añade características para describir sistemas analógicos y de señal mixta.
2021-01-09