Reduced Instruction Set Computer
Arquitectura de microprocesadores que favorecen la velocidad de ejecución de las instrucciones sobre el número de instrucciones disponibles. Disponen de un conjunto de instrucciones de tamaño fijo y codificadas según un reducido numero de formatos que requieren sólo uno o muy pocos ciclos de instrucción para ejecutarse, solo las instrucciones de carga y almacenamiento acceden a memoria para leer o escribir datos. Esta arquitectura posibilita la segmentación y el paralelismo en la ejecución de instrucciones.